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HI7188 Functional Block Diagram
V REF HI V REF LO
50/60Hz REJECT
V IN1H , V IN1L 2
V IN2H , V IN2L 2
V IN3H , V IN3L 2
50/60Hz REJECT
V IN4H , V IN4L 2
50/60Hz REJECT
CALIBRATION
PGIA
4TH
ORDER
∑??
1
INTEGRATING
FILTER
23
50/60Hz REJECT
24
AND
CONTROL
16
V IN5H , V IN5L 2
MODULATOR
V IN6H , V IN6L 2
V IN7H , V IN7L 2
50/60Hz REJECT
50/60Hz REJECT
DATA
RAM
DATA
RAM
V IN8H , V IN8L 2
50/60Hz REJECT
50/60Hz REJECT
16
CONVERSION CONTROL
CHANNEL
CONFIGURATION
REGISTERS
SERIAL
V CM
CONTROL
REGISTER
INTERFACE
CLOCK
GENERATOR
OSC1
OSC2
MUXCTL
EOS
CA
CADDR <2:0>
RST MODE
CS
SCLK SDO SDIO RSTIO
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